3.5D，结合 2.5D 和 3D-IC 的中间芯片组件的优缺点。

当前，半导体行业正在将 3.5D 作为先进封装的下一个最佳选择，这是一种混合方法，包括堆叠逻辑芯片并将它们分别粘合到其他组件共享的基板上。

这种封装模型既满足了大幅提升性能的需求，又避开了异构集成中一些最棘手的问题。它在数据中心内已经广泛使用的2.5D和芯片行业近十年来一直在努力实现商业化的全3D-IC之间建立了一个中间地带。

3.5D 架构有几个主要优势：

它创造了足够的物理分离来有效解决散热和噪音问题。

它提供了一种在高速设计中添加更多 SRAM 的方法。自 20 世纪 60 年代中期以来，SRAM 一直是处理器缓存的首选，并且仍然是加快处理速度的必要元素。但 SRAM 不再以与数字晶体管相同的速率扩展，因此它在每个新节点上占用更多的空间（以百分比计算）。而且由于光罩的尺寸是固定的，因此最好的选择是通过垂直堆叠芯片来增加面积。

通过减小处理元件和内存之间的接口，3.5D 方法还可以缩短信号需要传输的距离，并大大提高处理速度，远远超过平面实现。这对于大型语言模型和 AI/ML 至关重要，因为这些领域需要快速处理的数据量正在激增。

芯片制造商仍然认为，完全集成的 3D-IC 是平面 SoC 的最佳替代品，但将所有东西都打包成 3D 配置使得处理物理效应变得更加困难。散热可能是最难解决的问题。工作负载可能会有很大差异，从而产生动态热梯度并将热量困在意想不到的地方，从而缩短芯片的使用寿命和可靠性。除此之外，在每个新节点上，电源和基板噪声都会变得更加成问题，电磁干扰问题也是如此。

Ansys产品营销总监 Marc Swinnen 表示：“市场首先采用的是高性能芯片，这些芯片会产生大量热量。他们选择了昂贵的冷却系统，配备了大量风扇和散热器，并且选择了硅中介层，这可以说是连接芯片的最昂贵的技术之一。但它也能提供最高的性能，并且非常适合散热，因为它与热膨胀系数相匹配。散热是它成功的一大原因。除此之外，你可能想要更大的系统，里面有更多东西，而这些东西是无法放在一块芯片上的。这只是一个光罩尺寸的限制。另一个是异构集成，你需要多个不同的工艺，比如 RF 工艺或 I/O，而这些工艺不必在 5nm 范围内。”

3.5D 封装还提供了更大的灵活性来添加额外的处理器内核，并且由于可以单独制造和测试已知良好的芯片，因此可以实现更高的产量，这是 Xilinx 于 2011 年在 28nm 工艺上率先提出的概念。

3.5D 是所有这些方法的松散融合。它可以包括两到三个堆叠在一起的芯片，甚至可以包括水平排列的多个芯片。

“它的垂直方向受到限制，这不仅仅是因为散热原因，” ASE 集团研究员兼高级技术顾问 Bill Chen 表示。“这也是出于性能原因。但散热是限制因素，我们已经讨论过许多不同的材料来帮助解决这个问题——金刚石和石墨烯——但这个限制仍然存在。”

这就是为什么最有可能的组合（至少在最初阶段）是将处理器堆叠在SRAM上，从而简化冷却。不同处理元件的高利用率产生的热量可以通过散热器或液体冷却去除。而且，使用一个或多个变薄的基板，信号将传播更短的距离，从而使用更少的功率在处理器和内存之间来回移动数据。

“最有可能的是，这将是逻辑过程上的内存逻辑，” Arm硅操作工程研究员兼高级总监 Javier DeLaCruz 表示。“这些通常都包含在 SoC 中，但其中一部分将是 SRAM，而 SRAM 在节点之间的扩展性不是很好。因此，在内存和逻辑过程中使用逻辑才是真正的制胜解决方案，这是 3D 更好的用例之一，因为这才是真正缩短连接性的原因。处理器通常不会与另一个处理器通信。它们通过内存相互通信，因此将内存放在不同的楼层，并且它们之间没有延迟是非常有吸引力的。”

SRAM 不一定必须与处理器的先进节点处于同一节点，这也有助于提高产量和可靠性。在最近的三星代工活动中，该公司代工业务开发副总裁 Taejoong Song 展示了 3.5D 配置的路线图，明年将使用 2nm 芯片堆叠在 4nm 芯片上，2027 年将使用 1.4nm 芯片堆叠在 2nm 芯片上。

图 1：三星的异构集成路线图，显示堆叠式 DRAM（HBM ）、小芯片和共封装光学器件。资料来源：三星代工厂

英特尔代工厂的方法在很多方面都很相似。英特尔高级副总裁兼代工服务总经理 Kevin O'Buckley 表示：“我们的 3.5D 技术是在带有硅桥的基板上实现的。这不是成本极高、产量低、多掩模版形状的硅，甚至不是 RDL。我们以更具成本效益的方式使用薄硅片，通过硅桥实现芯片到芯片的连接，甚至是堆叠芯片到芯片的连接。因此，您可以获得相同的硅密度优势，以及该硅桥的相同 SI（信号完整性）性能，而无需在整个硅桥下方放置巨大的单片中介层，这既成本高昂又限制了容量。它正在发挥作用。它正在实验室中运行。”

图 2：英特尔的 3.5D 模型。

来源：英特尔

这里的策略部分是进化的——3.5D 至少已经进行了几年的研发——部分是革命性的，因为减薄互连层、找出处理这些更薄互连层的方法以及如何粘合它们仍在进行中。可能会出现翘曲、开裂或其他潜在缺陷，并且动态配置数据路径以最大化吞吐量是一项持续的挑战。但在两芯片和三芯片堆栈的热管理方面已经取得了重大进展。

“将会有多种解决方案，”ASE 公司研发副总裁 CP Hung 表示。“例如，除了设备本身和外部散热器之外，许多人还会添加浸入式冷却或局部液体冷却。因此对于封装，您可能还会看到蒸汽室的实现，这将为设备本身和外部散热器之间添加一个良好的接口。面对所有这些挑战，我们还需要针对不同的间距。例如，如今您可以看到批量生产的间距为 45 到 40。这是一种典型的凸块解决方案。我们预计行业将转向 25 到 20 微米的凸块间距。然后，为了更进一步，我们需要混合键合，即小于 10 微米的间距。”

图 3：当今的中介层支持间距为 45m 的 100,000 多个 I/O。来源：ASE

混合键合解决了另一个棘手的问题，即数千个微凸块之间的共面性。“人们开始意识到，我们互连的密度需要一定的平整度，而制造传统键合产品的人很难以合理的产量满足这一要求，” Promex Industries首席运营官 David Fromm说。“这使得制造它们变得困难，人们的想法是，‘所以也许我们必须做点别的。’你开始看到其中的一些。”

3.5D，挑战重重

即使采用所有最新技术并采用 3.5D 封装，控制热量仍然是一项挑战，但将热效应与其他组件隔离的能力是当今可用的最佳选择，并且可能在未来很长一段时间内都是如此。不过，还有其他问题需要解决。即使是2.5D也不容易，而且很大一部分 2.5D 实现都是由财力雄厚的大型系统公司定制设计的。

剩下的一大挑战是收敛时序，以便信号在几分之一秒内到达正确位置。随着芯片中添加更多元素，这变得越来越困难，而在 3.5D 或 3D-IC 中，这可能非常复杂。

Synopsys研发总监 Sutirtha Kabir 表示：“时序最终是关键。我们无法保证无论在何种温度下，您都可以使用相同的时序库。因此，问题在于您需要进行多少热感知和红外感知时序？这些都是大型系统。您必须确保您的签核是一致的。会出现两件事。有很多多物理效应都聚集在一起。是的，您可以按照传统方式一次完成一个签核，但效果不会很好。您需要弄清楚如何同时解决这些问题。最终，您是在进行一个设计。它不是一个用于热、一个用于红外、一个用于时序的设计。第二件事是数据正在激增。您如何高效地处理数据，因为您不能等待数天的运行、模拟和分析？”

物理封装这些设备也不容易。“这里的挑战实际上是这些具有不同厚度和不同热膨胀系数的各种芯片的热、电和机械连接，”英特尔的 O'Buckley 说。“因此，对于三个芯片，您拥有芯片和有源基座，并且它们被大大减薄以使其能够组合在一起。然后 EMIB 位于基板中。总是需要进行大量的热机械鉴定工作，不仅要管理封装，还要确保在最终封装中（当它通过系统级卡连接时进行二级封装时）这个东西保持在一起。”

根据对速度的要求，互连和互连材料可能会发生变化。Arm 的 DeLaCruz 表示：“到目前为止，混合键合为您提供了最佳的信号和功率密度。它还为您提供了最佳的热导率，因为您不需要在芯片之间填充底部填充物，这是一个相当大的障碍。这很可能是行业的发展方向。这只是一个拥有生产基地的问题。”

多年来，混合键合一直用于使用晶圆对晶圆连接的图像传感器。“棘手的部分是进入逻辑空间，在那里你要从晶圆对晶圆转移到芯片对晶圆工艺，这更为复杂，”DeLaCruz 说。“虽然目前成本会更高，但这只是暂时的问题，因为没有太多的安装基础来支持它并降低成本。实际上没有昂贵的材料或设备成本。”

迈向大规模定制

所有这些都朝着从菜单中选择芯片并快速将它们连接到某种经过验证的架构的目标迈进。这可能需要数年时间才能实现。但商用芯片将在未来几年出现在先进设计中，最有可能出现在带有定制处理器堆栈的高带宽内存中，未来将有更多芯片走这条路。

这至少部分取决于设计、制造和测试流程的标准化程度。“我们看到很多 2.5D 客户能够保护硅中介层，”Amkor Technology 设计中心副总裁 Ruben Fuentes 表示。 “这些客户希望将他们的芯片放在中介层上，然后将整个模块放在倒装芯片基板封装上。我们也有客户说他们不想使用硅中介层，或者无法保护它们。他们考虑/审查使用 S-SWIFT 或 S-Connect 的 RDL 互连，后者在非常密集的区域用作中介层。”

但是，这些领先设计中至少有三分之一仅供内部使用，其余设计仅限于大型处理器供应商，其余市场尚未赶上。一旦赶上，这将推动规模经济，并为更完整的封装设计套件、商业芯片和更多定制选项打开大门。

“大家通常都朝着同一个方向发展，”Fuentes 说。“但并非所有东西都一样高。HBM 是预封装的，比 IC 更高。HBM 内部可以堆叠 12 或 16 个 IC。从共面性和热角度以及不同层上的金属平衡来看，这会产生影响。因此，现在供应商很难处理所有这些数据，因为突然间你拥有了比标准封装数据库大得多的庞大数据库。我们看到了桥梁、S-Connect、SWIFT，然后是 S-SWIFT。这是一个新领域，我们看到封装工具的性能差距。这里需要做很多工作，但软件供应商一直非常积极地寻找解决方案。此外，这些封装需要布线。自动布线有限，因此仍然需要大量交互式布线，因此需要大量时间。”

图 4：封装路线图分别显示了模块和芯片的桥接和混合键合连接。资料来源：Amkor Technology

缺失的内容

3.5D 面临的关键挑战是经过验证的可靠性和可定制性 — 这些要求看似相互矛盾，而且超出了任何一家公司的控制范围。实现所有这些目标需要四个主要部分。

EDA 是这个难题的第一个重要部分，而挑战不仅仅局限于单个芯片。“IC 设计师必须同时考虑很多事情，比如热、信号完整性和电源完整性，”Synopsys 技术产品管理总监 Keith Lanier 表示。“但除此之外，在人们的工作方式方面还有一种新的模式。传统封装人员和 IC 设计师需要密切合作，才能使这些 3.5D 设计取得成功。”

这不仅仅是用相同或更少的人做更多的事情。它还涉及用不同的人做更多的事情。“这需要理解架构定义、功能要求、约束，并对其进行明确定义，”Lanier 说。“但同时也需要可行性，包括分区和技术选择，然后是原型设计和平面规划。这需要生成大量数据，并且需要分析驱动的探索、设计和实施。而人工智能将需要帮助设计师和系统设计团队管理这些 3.5D 设计的复杂性。”

工艺/装配设计套件是第二个关键部件，这很可能由代工厂和OSAT共同承担。“如果客户想要一个用于 2.5D 封装的硅中介层，那么制造中介层的代工厂就应该提供 PDK。我们将为我们所有的先进技术提供 PDK，例如 S-SWIFT™ 和 S-Connect 封装，”Amkor 的 Fuentes 说道。

设定现实的参数是难题的第三部分。虽然处理元件的类型和一些模拟功能可能会发生变化——尤其是那些涉及电源和通信的功能——但大多数组件将保持不变。这决定了哪些可以预先构建和预先测试，以及封装的速度和难易程度。

“许多正在部署的标准，如 UCIe 接口和 HBM 接口，正在朝着 20% 定制、80% 上架的方向发展，”英特尔的 O'Buckley 表示。“但我们今天还没有达到这个水平。在我们的客户部署这些产品的规模上，花费额外时间优化实施的经济效益只是小数点后一位。它没有利用 80/20 标准。我们会到达那里。但是由于这些设计所需的成本和规模，大多数设计都数不过来。在基于标准的芯片基础设施成熟之前，那些想在没有规模的情况下做到这一点的公司进入的门槛太高了。不过，这还是会发生的。”

确保流程一致是难题的第四部分。工具和单个流程无需改变。“客户对于特定工具的结果有一个‘目标’，这通常是计量工具测量的关键尺寸，”Tignis 营销副总裁 David Park 说道。 “只要有某种‘测量’可以确定某种结果的好坏，这通常是工艺步骤的结果，我们就可以预测不良结果——工程师必须采取一些纠正或预防措施——或者我们可以实时优化该工具的配方，以使结果保持在他们想要的范围内。”

帕克指出，有一种控制输入的秘诀。“工具会做它应该做的事，”他说。“然后你测量输出，看看你偏离了可接受的输出有多远。”

挑战在于，在 3.5D 系统内部，可接受的输出仍在定义中。许多流程具有不同的容差。定义什么是足够一致的需要广泛了解所有部件在特定工作负载下如何协同工作，以及需要调整的潜在弱点在哪里。

“这里的问题之一是，随着密度越来越高，铜柱越来越小，铜柱和基板之间所需的空间量必须得到严格控制，”Promex 总裁兼首席执行官 Dick Otte 表示。“存在冲突——不是因为你制造芯片的方式，因为芯片上通常有铜柱——而是与基板有关。许多基板技术本身并不是平坦的。玻璃也存在同样的问题。你有一块非常漂亮的平坦玻璃。你要做的第一件事是铺上一层金属，然后对其进行图案化。然后你铺上一层电介质，突然你就得到了一个导体所在的肿块。现在，你要把接触点放在哪里？所以你总是有一个计划，那就是所有铜柱都进入的接触点。但如果我只需要一层，而不需要三层呢？”

结论

在过去十年中，芯片行业一直在努力寻找一种平衡更快处理速度、特定领域设计、有限的光罩尺寸和 SoC 扩展的巨大成本的方法。在研究了几乎所有可能的封装方法、互连、电力输送方法、基板和介电材料之后，3.5D 已成为领先者——至少目前如此。

这种方法为芯片行业提供了一条共同主线，可以在此基础上开始开发封装设计套件、商用芯片，并填补整个供应链中缺失的工具和服务。这最终是否会成为全 3D-IC 的跳板，或成为更有效地使用 3D 堆叠的平台，还有待观察。但在可预见的未来，大型芯片制造商已经汇聚在一起，走上了一条前进的道路，以提供数量级的性能改进和控制成本的方法。未来几年，业内其他公司将努力铺平这条道路。

来源: 半导体材料与工艺设备